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[Thread Ufficiale]Intel Sandy Bridge i3-i5-i7


gianni1879

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BOOOOOOOOOOM!

 

Intel's Sandy Bridge Architecture Exposed - AnandTech :: Your Source for Hardware Analysis and News

 

Osti osti osti, niente overclock via BCLK perchè il clock generator Intel l'ha messo nel P6x/H6x e quindi non c'è più la possibilità dei produttori di mobo di agire su questo parametro VITALE!

 

Bastardoni! :D :D :D (scherzo ovviamente, è una decisione assennatissima PER LORO, così a noi smanettoni rifilano la serie K per qualche soldino in più!)

 

With Sandy Bridge, Intel integrated the clock generator, usually present on the motherboard, onto the 6-series chipset die. While BCLK is adjustable on current Core iX processors, with Sandy Bridge it’s mostly locked at 100MHz. There will be some wiggle room as far as I can tell, but it’s not going to be much. Overclocking, as we know it, is dead.

 

Well, not exactly.

 

Intel makes three concessions.

 

First and foremost we have the K-series parts. These will be fully unlocked, supporting multipliers up to 57x. Sandy Bridge should have more attractive K SKUs than what we’ve seen to date. The Core i7 2600 and 2500 will both be available as a K-edition. The former should be priced around $562 and the latter at $205 if we go off of current pricing.

 

Secondly, some regular Sandy Bridge processors will have partially unlocked multipliers. The idea is that you take your highest turbo multiplier, add a few more bins on top of that, and that’ll be your maximum multiplier. It gives some overclocking headroom, but not limitless. Intel is still working out the details for how far you can go with these partially unlocked parts, but I’ve chimed in with my opinion and hopefully we’ll see something reasonable come from the company. I am hopeful that these partially unlocked parts will have enough multipliers available to make for decent overclocks.

 

Finally, if you focus on multiplier-only overclocking you lose the ability to increase memory bandwidth as you increase CPU clock speed. The faster your CPU, the more data it needs and thus the faster your memory subsystem needs to be in order to scale well. As a result, on P67 motherboards you’ll be able to adjust your memory ratios to support up to DDR3-2133.

 

Si salvano i compratori di P67 per la bandwith verso la memoria centrale!

Edited by lowenz
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come ho appena scritto di la

 

la cosa mi piace un po + dell'inizio ma ancora poco

 

si parla di cpu full unlocked che sono i K, si parla di "As a result, on P67 motherboards you’ll be able to adjust your memory ratios to support up to DDR3-2133." e mi sta bene (anche se ciao ciao overclock sulle ram, qualcuno non sarà contento visto che i record mi pare li facciano cn le p55

 

mi piace che anche le cpu normali saranno parzialmente sbloccate

 

quello che NON mi piace, è che non parla da nessuna parte dell'uncore! se l'uncore non è sbloccabile mi sa di pagliacciata almeno che non sia in rapporto cn le ddr3 ovvero settando le ram ad una data frequenza l'uncore assume una data frequenza

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quello che NON mi piace, è che non parla da nessuna parte dell'uncore! se l'uncore non è sbloccabile mi sa di pagliacciata almeno che non sia in rapporto cn le ddr3 ovvero settando le ram ad una data frequenza l'uncore assume una data frequenza

Ne parlavo giusto con delly alle 14.00!

 

Se castrano la L3 (che è già ridotta come quantità tra l'altro ma ipotizziamo pure che la sua gestione sia migliorata, anche se ora deve lavorare anche per la GPU, almeno per chi non la disabilita :D) la vedo grama!

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Ne parlavo giusto con delly alle 14.00!

 

Se castrano la L3 (che è già ridotta come quantità tra l'altro ma ipotizziamo pure che la sua gestione sia migliorata, anche se ora deve lavorare anche per la GPU, almeno per chi non la disabilita :D) la vedo grama!

 

guarda io ho notato una cosa guardando le cpu k

 

quello che mi è sembrato di vedere da un 875k a 4ghz e un 860/870 a 4ghz e una generale perdita di ipc (ma va :clapclap:) che però riguarda in maggior parte il multithreading

 

tipo nel cinebech, la diff tra i due sistemi in single core è nulla, cambia in multicore dove si faceva evidente ma non tragica

 

mi pare di ricordare che a conti fatti si perdevano quei 100-150mhz forse

 

xo quello che penso io è che se posso settare le ram a 2133, che è una frequenza moooolto dignitosa, allora probabilmente l'uncore sarà qualitativamente spinto

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Notizia ancora più interessante:

 

Intel Sandy Bridge many-core secret sauce ? The Register

 

Hanno rivisto profondamente le cose (altro che tick tock, cosa che francamente non ho mai creduto potesse durare come approccio, anche perchè non ha più alcun senso nei system-on-a-chip, dato che il confine fra "CPU" e resto del die scompare pian piano :D) nella comunicazione intrachip, e leggete questa frase nella seconda pagina:

 

The ring is an ingenious beast. For one thing, as Kahn explains: "The ring itself is really not a [single] ring: we have four different rings: a 32-byte data ring, so every cache-line transfer — because a cache line is 64 bytes — every cache line is two packets on the ring. We have a separate request ring, and acknowledge ring, and a [cache] snoop ring — they're used, each one of these, for separate phases of a transaction."

 

One nifty element of the design, and one that adds to Sandy Bridge's modularity, is the fact, as Kahn explained: "Each one of our stops on the ring is actually one clock, so we can run at core frequency between each of the cache boxes. Each time we step on the ring it's one clock."

 

What's modulicious and scalariffic about that is "when the cores scale up, and they want high performance and high bandwidth and low latency," he said, "the cache box and the ring scale up with it, running at exactly the same frequency so you get shorter latencies." In other words, if you increase the clock speed of the compute cores, you increase the clock speed of the ring right along with them.

 

While the ring may seem simple in concept, it's silicon-intensive in implementation. "We have massive routing," Kahn says. "The ring itself is more than a thousand wires, but the designers have found a way to route this over the last-level cache in a way that doesn't take up any more space."

 

Cosa ancora più incredibile:

 

The way that the ring interconnect communicates with the chip's various elements adds to Sandy Bridge's modularity and scalability, as well, since it doesn't really care how many cores and cache boxes it's talking to.

 

Quindi aspettiamoci una grandissima moludarità/scalarità nel prodotti che verranno commerciati!

Edited by lowenz
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  • 2 months later...

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