Sandy Bridge (precedentemente conosciuta come Gesher) è il nome in codice dell'architettura x86 di decima generazione sviluppata da Intel per i propri microprocessori e, sebbene inizialmente prevista al debutto verso la fine del 2010, dovrebbe invece arrivare nei primi mesi del 2011, andando a succedere all'architettura di nona generazione Nehalem, anzi della sua evoluzione a 32 nm Westmere che servirà ad Intel per sperimentare e affinare il nuovo processo produttivo.

La data di debutto è slittata per consentire all'architettura di precedente generazione di avere una vita utile sufficiente a giustificare gli investimenti fatti dall'azienda.

Il nome "Gesher" venne abbandonato il 17 aprile 2007 perché si trattava del nome di un partito politico israeliano; questa nuova architettura infatti, al pari di quanto avvenuto per l'architettura di ottava generazione arrivata sul mercato a metà 2006 e conosciuta come Intel Core Microarchitecture, è in sviluppo presso il centro Intel situato ad Haifa in Israele, a differenza di quanto avvenuto per le architetture di nona e undicesima generazione, rispettivamente Nehalem e Haswell, sviluppate presso il centro Intel situato a Hillsboro in Oregon, negli Stati Uniti.

Caratteristiche tecniche

Sandy Bridge prevederà processori realizzati mediante processo produttivo a 32 nm e disponibili in varie versioni fino a 8 core e funzionanti a frequenze che dovrebbero raggiungere la storica barriera dei 4 GHz. È previsto che la dotazione di cache per ogni core sia di 80 KB per la L1 (con un tempo di lettura di 3 cicli di clock), 256 KB per la L2 (8 cicli).

Inizialmente si era parlato anche di una cache L2 di 512 KB e una L3 di 2-3 MB per ogni core (da 33 cicli), per un totale quindi di ben 24 MB di cache L3 per un processore a 8 core. Successivamente si è saputo però che l'approccio della cache rimarrà molto simile a quello dell'architettura Nehalem, e quindi le L1 e L2 saranno ad accesso esclusivo per ciascun core, mentre quella L3 sarà una sola condivisa e allocata dinamicamente tra tutti i core, in maniera quindi differente da come avveniva per la L2 nell'architettura "Core" dei Core 2 Duo dove essa era unica per ogni coppia di core, ma analogamente a quanto avviene nell'architettura che sta precedendo Sandy Bridge, la già citata Nehalem. In effetti così come Nehalem si ispirava alla precedente "Core" migliorandone diversi aspetti, così anche Sandy Bridge riprenderà diverse scelte architetturali introdotte con Nehalem affinate grazie ai progressi tecnologici, ma potrebbe però portare con sé un nuovo tipo di socket[1].

Per la variante "normale" a 4 core la cache L3 sarà di 8 MB condivisi tra tutti i core, ma la sua velocità dovrebbe aumentare fino a raggiungere un tempo di lettura di soli 25 cicli di clock contro i 33 originariamente annunciati.

Sarà ovviamente ancora presente il controller della memoria RAM DDR3 in grado di fornire una banda passante da 64 GB/s, mentre quella del BUS Common System Interface (rinominato in Intel QuickPath Interconnect al momento del lancio dell'architettura Nehalem) sarà di 17 GB/s. Al momento sembra che i processori basati su Sandy Bridge saranno in possesso di una potenza elaborativa di ben 28 GFlops per ogni core ottenendo quindi fino a 112-224 GFlops per ogni processore completo (a seconda che sia a 4 o 8 core), grazie anche alla presenza della tecnologia Simultaneous Multi-Threading, già introdotta in Nehalem.

Ancora una volta (come del resto già avvenuto per le precedenti architetture "Core" e Nehalem), l'obiettivo principale sarà il contenimento dei consumi o meglio l'efficienza generale dell'intera architettura: le prestazioni dovrebbero venire incrementate senza per questo ricorrere a core di dimensioni maggiori rispetto a quelli dei processori precedenti, e inoltre una modalità denominata "Dynamic Turbo" dovrebbe consentire alla CPU di eccedere il valore massimo previsto di fabbrica nel momento in cui il resto del sistema si trovi in uno stato particolarmente "fresco"; in tale modalità il clock potrà venire aumentato con picchi pari al 37% per circa un minuto e mediamente con valori del 20% per tempi anche più lunghi. Tale funzionalità ricorda per molti versi la tecnologia Intel Turbo Mode introdotta nei processori basati Nehalem, ma al momento non si conoscono ancora le reali differenze tra le 2 implementazioni, sebbene sia probabile una stretta parentela, probabilmente un processo di evoluzione, tra le 2 tecnologie.

Al momento è previsto che tra i vari modelli il clock di base possa variare da 1,8 GHz fino a 3,1 GHz e grazie alla tecnologia Dynamic Turbo questo possa essere portato a valori che partiranno da 3,5 GHz a ben 4,8 GHz (sebbene per tempi brevi).

È da sottolineare come alcune caratteristiche tecniche previste per Sandy Bridge siano simili a quelle pensate per il progetto Keifer, un processore annunciato nel corso del 2006 da Intel e che sarebbe dovuto diventare una CPU da ben 32 core nel 2010. Probabilmente il progetto in questione è stato sospeso ma alcune idee progettuali sono poi confluite nella nuova architettura, tra queste si possono ricordare un nuovo tipo di "Ring BUS" da 256 bit che dovrebbe interconnettere tra loro i core.

Comparto grafico integrato

Per quanto riguarda la presenza del comparto grafico integrato, che è stato introdotto per la prima volta in una CPU Intel grazie ai core Clarkdale e Arrandale (rispettivamente per il settore desktop e mobile) basati però sulla precedente architettura Nehalem (anzi sulla sua evoluzione a 32 nm, Westmere) e usciti nei primi mesi del 2010, anche alcuni processori basati su Sandy Bridge vedranno tale integrazione. Ad essere precisi inizialmente i primi processori dotati di comparto grafico integrato sarebbero dovuti appartenere alla prima generazione dell'architettura Nehalem, e realizzati mediante processo produttivo a 45 nm; si trattava dei core Auburndale e Havendale, ma a febbraio 2009 Intel ha annunciato di aver deciso di "saltare" tali step evolutivi in favore delle prime versioni a 32 nm; ufficialmente tale decisione è stata presa per pure considerazioni di utilità e non per problemi tecnici relativi alla produzione.

Una caratteristica innovativa dei processori dotati di comparto grafico, ma basati su Sandy Bridge, risiederà nelle modalità di integrazione di tale modulo aggiuntivo; a differenza di quanto previsto dall'architettura precedente, esso sarà integrato nello stesso die del processore[2] e non in un die esterno montato sullo stesso package, e inoltre esso sarà direttamente collegato alla cache L3 che quindi sarà condivisa non solo tra i core ma anche con il comparto grafico. Per questo motivo quindi si può dire che tutti i processori basati sull'architettura Sandy Bridge saranno realizzati mediante un approccio a Die Monolitico e non a Die Doppio come le prime CPU con comparto grafico integrato (le già citate Clarkdale e Arrandale).

Inizialmente non erano previste versioni dual core di processori Sandy Bridge e si è quindi ipotizzato che per la prima volta il comparto grafico potesse venire integrato nei processori a 4 core, ma successivamente, nel corso del 2010 Intel parlando dei consumi delle future soluzioni ha citato anche versioni dual core[3]. Al momento quindi non è dato sapere se il comparto grafico verrà integrato solo nelle versioni dual core o anche in alcune a 4 core (sebbene sia abbastanza probabile) ma, grazie anche all'integrazione di tale comparto nello stesso die del processore, i consumi dovrebbero essere di 65 W per le CPU dual core con grafica integrata (destinate al settore desktop), e tra i 65 W e 95 W per le versioni quad core[3] (probabilmente 85 W).

Per fare un confronto con le soluzioni precedenti, si può ricordare come le CPU dual core con grafica integrata, basate sulla precedente architettura Westmere e conosciute mediante il nome in codice Clarkdale, consumano 73 W, mentre le versioni a 4 core senza comparto grafico conosciute come Lynnfield arrivano a 95 W.

Nuove istruzioni

Sandy Bridge porterà con sé anche alcune nuove istruzioni (come del resto Intel ha sempre fatto anche nelle architetture precedenti), chiamate Advanced Vector Extension (abbreviate in "AVX") che dovrebbero sostanzialmente essere un'evoluzione delle SSE4 implementate nei processori dell'architettura precedente, Nehalem. Queste istruzioni dovrebbero prevedere l'introduzione di vettori a 256 bit (contro quelli a 128 bit usati precedentemente) che consentiranno di ottenere un raddoppio dei calcoli in virgola mobile e migliorare l'organizzazione dei dati, rendendola più efficiente; infine, il limite di istruzioni con al più 2 operandi verrà esteso fino a 3 operandi in modo da utilizzare in maniera più efficiente i registri interni della CPU e poter utilizzare codici software più semplici.

Le varianti attese

Per il momento è previsto semplicemente che la versione MP per sistemi multiprocessore venga rilasciata nei primi mesi del 2011 insieme a quella DP, che dovrebbe però essere a 6 core.

A luglio 2009 è stato annunciato che il tape-out[2] della versione a 4 core di fascia media e dotata di controller grafico integrato, è stato completato. Ecco le caratteristiche tecniche di tale versione che dovrebbe arrivare nel corso del primo trimestre:

Superficie di 225 mm² (circa 20 mm² per core)

4 core

256 KB di cache L2 per ciascun core

8 MB di cache L3 condivisa tra tutti i core

Controller di memoria RAM dual channel DDR3-1600 per una banda passante di 25,6 GB/s

Comparto grafico funzionante tra 1 GHz e 1,4 GHz direttamente connesso alla cache L3

Logica di I/O

BUS Direct Media Interface (DMI) in luogo di QPI

Consumo di 65 - 95 W

Clock di 3 GHz (fino a 3,8 GHz con tecnologia Dynamic Turbo)

In un secondo tempo arriveranno anche le versioni mobile che saranno alla base della nuova piattaforma Huron River, erede delle ormai storiche Centrino e Centrino 2, e che promettono prestazioni superiori del 20% rispetto alla precedente Calpella basata sull'architettura Nehalem e una dimensione della CPU ridotta del 22%, grazie anche all'integrazione in un unico die delle 2 componenti CPU e GPU.

Chipset supportati

Al momento è stato annunciato solo il nome di Cougar Point come nome in codice della famiglia di chipset che accompagneranno il lancio della piattaforma Sandy Bridge, ma le sue caratteristiche sono ancora poco delineate. Dovrebbe essere previsto il supporto a ben 4 schermi, 2 dei quali gestiti direttamente dal comparto grafico integrato nel processore e altri 2 mediante il popolare BUS USB 2.0; verrà inoltre supportato anche lo standard di interconnessione DisplayPort con risoluzioni fino a 2560x1600 px e HDMI nella sua versione 1.3.

Considerazioni sull'abbinamento "Processo produttivo/Architettura" di Intel

A partire dall'introduzione dell'architettura Core, successiva alla NetBurst e avvenuta a metà 2006, Intel ha dichiarato l'intenzione di presentare una nuova architettura ogni 2 anni, in modo da poter tenere il passo con la famosa Legge di Moore. Ma per aumentare le prestazioni mantenendo sotto controllo anche il consumo energetico di una CPU, è necessario non solo ottimizzare l'architettura ma anche produrre i nuovi processori con processi costruttivi sempre più raffinati.

Già a partire dagli inizi del 2006, Intel ha iniziato a seguire una "linea" che appare molto ragionevole per limitare gli imprevisti delle innovazioni tecnologiche necessarie al rinnovamento generazionale dei propri processori, e che è stata recentemente soprannominata dallo stesso produttore, "Tick-Tock": prima viene introdotta una nuova tecnologia produttiva sulla base di un'architettura già collaudata (la fase "Tick"), e in seguito questa viene adottata su una nuova architettura quando la produzione con un determinato processo è ormai avviata con ottimi risultati e rese elevate (la fase "Tock"). I primi esponenti di questa nuova filosofia di progetto, sono stati i processori Pentium D Presler (che avevano praticamente la stessa architettura dei precedenti Smithfield) con cui è stato introdotto il processo produttivo a 65 nm (quindi facevano parte della fase "Tick"). Dopo aver collaudato la nuova tecnologia costruttiva con queste CPU, Intel è passata alla nuova architettura "Core" dei Core 2 Duo, prodotta sempre a 65 nm (appartenente alla fase "Tock").

In maniera analoga, tra la fine del 2007 e l'inizio del 2008, Intel ha presentato i processori Penryn e Wolfdale che sono in sostanza dei die-shrink del Core 2 Duo, a 45 nm (fase "Tick"). A fine 2008, quando anche questo processo produttivo era ormai a punto, è arrivata la nuova architettura, Nehalem (fase "Tock"). La sua evoluzione Westmere viene costruita a 32 nm tra la fine del 2009 e l'inizio del 2010, in modo da collaudare anche questa tecnologia in vista dell'architettura successiva Sandy Bridge appunto. L'intenzione, molto ambiziosa, è quella di migliorare il rapporto performance/watt del 300% entro la fine del decennio.

Questa metodologia di sviluppo, nelle intenzioni di Intel, minimizza i rischi propri dell'adozione di una nuova tecnologia produttiva con un'architettura a sua volta completamente nuova, consentendo ai progettisti di concentrarsi, ad anni alterni, a risolvere solo una delle due tipologie di problematiche. Per approfondire, vedi la voce Intel (approccio ciclo evolutivo cpu).

Altre architetture parallele in sviluppo

Non si hanno ancora informazioni su future architetture x86 in sviluppo da parte di Intel, successive a Sandy Bridge. Si sa invece che l'architettura x86 non è l'unica in sviluppo presso i laboratori del produttore americano. Oltre alla ormai famosa IA-64 degli Itanium 2, che prosegue ormai da quasi un decennio, e dovrebbe arrivare almeno fino al 2011, a fine 2006 Intel ha presentato anche il progetto Terascale: si tratta di uno studio, che non dovrebbe avere nessuna implicazione commerciale diretta, ma che servirà al produttore ad ottimizzare la scalabilità delle proprie CPU all'aumentare del numero di core. Al momento Terascale è un processore a 80 core, elementari, che supera 1 TFlops di potenza elaborativa. Parallelamente è atteso sul mercato per il 2009 un processore a 24 core per elaborazioni GPGPU, chiamato Larrabee. Malgrado l'elevato numero di core, non è tuttavia ancora chiaro se Larrabee sia figlio del progetto Terascale, oppure si tratti di un progetto totalmente separato.

Nuovo tipo di transistor?

Una caratteristica veramente innovativa, annunciata da Intel, riguarda il tipo di transistor che potrebbero venire impiegati per la realizzazione dei processori a 32 nm. Per la prima volta dal 1950, i transistor potrebbero cambiare forma e diventare tri-gate, ovvero contenere non uno ma ben 3 "gate". Tradizionalmente i transistor hanno un progetto strettamente planare, con i gate che si posizionano in piano attraverso il substrato. Con il progetto tri-gate un singolo gate è immesso sopra due gate verticali consentendo un'area 3 volte maggiore per lo spostamento degli elettroni.

Il successore

Continuando l'approccio "Tick-Tock" (descritto poco sopra) per l'innovazione delle CPU Intel, introdotto nel 2006 con l'architettura "Core" e che proseguirà poi con l'architettura Nehalem nel 2008, e con Sandy Bridge stessa nel 2010 è previsto, prima, un die-shrink a 22 nm di Sandy Bridge, chiamato Ivy Bridge, e poi una nuova architettura basata sul medesimo processo produttivo di Ivy Bridge, chiamata al momento Haswell.

Non è inoltre escluso che la tecnologia tri-gate possa essere a sua volta abbandonata in favore di un nuovo tipo di circuiti utilizzanti i nanotubi al silicio ricoperti da un gate metallico per incrementare ancor di più la superficie disponibile. Già dal 2006 nei laboratori Intel vengono eseguiti esperimenti con nanotubi al carbonio dal diametro di 1,4 nm per verificarne l'utilità nei futuri circuiti integrati in arrivo, forse, nel tardo 2013.

fonte: Wikipedia.it