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  1. La guida che segue nasce dall'esigenza personale di fugare i dubbi sul funzionamento delle RAM di tipo SDRAM DDR e DDR2 (che sono quelle attualmente utilizzate) e dei principali timings associati. La guida è stata scrita cercando di fare un compendio delle varie informazioni trovate qua e la in giro sulla rete e soprattutto studiando i datasheet dei costruttori di memorie che sono sull'argomento una miniera di informazioni. C'e' da dire che per leggere i datasheet ho dovuto rispolverare tutte le vecchie nozioni di elettronica ormai abbandonate dai tempi dell'università (che ahimè sono lontani), e quindi ho cercato di mettere in maniera più semplice possibile le cose capite ed elaborate a partire dai datasheet. La guida cerca di spiegare il funzionamento delle DDR SDRAM (anche per le DDR2 valgono tutti i ragionamenti fatti) e dei principali timings che si trovano nei bios delle schede madri più evolute (per es. DFI). Chi avrà tempo e voglia di leggere i datasheet dei costruttori delle memorie e quelli dei controller di memoria (io mi sono basato sul controller AMD integrato nel processore) vedrà che i timings che regolano il funzionamento delle RAM e del controller di AMD nella realtà sono un miriade e che solo i principali sono presenti nei bios delle motherboard. Naturalmente nello spirito del forum sono a disposizione per recepire osservazioni/precisazioni/commenti, e naturalmente sono a disposizione di tutti coloro che hanno bisogno di chiarimenti e vorrebbero reperire del materiale per studiare in maniera più approfondita quanto riassunto in questa guida. INIZIO DELLA GUIDA 1. Introduzione Lo scopo del presente tutorial è quello di comprendere i timings che regolano il funzionamento delle moderne memorie DDR SDRAM. Per raggiungere questo scopo è necessario capire le modalità di funzionamento della memoria e in particolare come sono effettuate le operazioni elementari come la lettura e la scrittura dei dati. Saranno presi in considerazione dei modelli semplificati di funzionamento che sono adatti a descrivere compiutamente i timings delle memorie. Verrà utilizzato un linguaggio che sia il più semplice possibile e dei modelli semplificati che se da una parte consentiranno ad un numero maggiore di persone di comprendere gli argomenti trattati, dall'altra faranno storcere il naso agli utenti maggiormente esperti e a quelli più puristi: mi scuso anticipatamente con questi utenti. Tutte le considerazione fatte sui timings sono valide anche per le memorie DDR2 SDRAM visto che la loro architettura interna è comunque quella di una memoria SDRAM. L'unica differenza tra DDR e DDR2 consiste nella banda di uscita e verrà chiarita meglio nel seguito. 2. Indirizzamento in un modulo di memoria DDR SDRAM Logicamente i chip che costituiscono le memorie sono organizzati come degli array bidimensionali (matrici) che vengono acceduti specificando un indirizzo di riga ed un indirizzo di colonna. Ciascun elemento della matrice contiene una cella elementare di memorizzazione. Pertanto per accedere un dato contenuto in una data cella di memoria bisogna fornire due indirizzi uno di riga ed uno di colonna, e quindi se suppongo di avere una memoria che è composta da un array bidimensionale (matrice) di 8192 righe e 1024 colonne avrò bisogno di: • 2^13=8192 di un indirizzo di13 bit per indirizzare ciascuna delle righe presenti nella matrice • 2^10=1024 un indirizzo di 10 bit per indirizzare ciascuna delle colonne presenti nella matrice In totale avrò bisogno di un indirizzo composto da 13+10=23 bit per indirizzare correttamente il contenuto di una cella di memoria. In altre parole questo significa che dovrei fornire al chip di memoria 23 linee che consentano di trasportare l'indirizzo con cui si individua una cella elementare di memoria. Primo espediente che viene utilizzato nelle moderne memorie DDR SDRAM invece di utilizzare 23 linee che consentano di trasportare l'indirizzo, se ne utilizzeranno solo 13 che rappresentano le linee necessarie per poter indirizzare le righe. Per indirizzare le colonne utilizzerò le stesse linee ma in tempi diversi: prima sarà trasferito l'indirizzo della riga da cui si vuole leggere il dato e subito dopo sarà trasferito l'indirizzo della colonna utilizzando (nell'esempio fatto) solo 10 delle 13 linee di indirizzo disponibili. Ecco il motivo per cui ho bisogno il segnale di RAS (Row Address Select) e il segnale di CAS (Column Address select), questi segnali servono per far capire al controller della memoria che quello che sto passando è un indirizzo di riga oppure di colonna. Pertanto qualsiasi accesso alla memoria per fare una qualsiasi operazione prevede in sequenza il segnale di RAS seguito dall'indirizzo di riga ed il segnale di CAS seguito dall'indirizzo di colonna. Ma perchà© si è complicato il meccanismo di indirizzamento della memoria passando l'indirizzo completo in due tempi? La spiegazione è molto più semplice di quanto si creda: si vogliono risparmiare delle linee di indirizzo per consentire una miniaturizzazione più spinta e quindi per consentire di avere maggiori quantità di memoria in parità di spazio. Nella microelettronica quando si deve portare qualche linea elettrica al di fuori del chip sorgono sempre grossi problemi, infatti questo costituisce uno dei maggiori impedimenti da superare nella progettazione di un qualsiasi chip miniaturizzato. A questo punto facciamo un accenno alla metodologia utilizzata per memorizzare i dati all'interno di una cella di memoria. Sostanzialmente viene utilizzato un circuito elettrico che può essere schematizzato come un condensatore che può essere caricato o scaricato, attribuendo ai due stati elettrici del condensatore i valori binari 0 ed 1 ecco fatto che avrò un circuito in grado di memorizzare dei dati al proprio interno. Il tutto può essere schematizzato nel seguente modo: Questo circuito rappresenta un buon risultato dal punto di vista della miniaturizzazione perchè utilizza un numero minimo di componenti, però ha un inconveniente che è quello di tutti i condensatori e cioè che passato un certo tempo tende a perdere la sua carica elettrica di fatto perdendo il contenuto informativo contenuto in esso. Per ovviare a questo inconveniente si ricorre al refresh che consiste nell'accedere (dando quindi tensione alla cella elementare), ad intervalli di tempo regolari (refresh time), il contenuto di ogni cella mantenendo inalterati i dati originali. Così è possibile mantenere i dati all'interno della DRAM per un tempo indeterminato. Il refresh viene anche effettuato in corrispondenza di ciascuna operazione di lettura/scrittura in memoria. 3. Densità e banchi in un chip di memoria I chip di memoria più diffusi sono quelli da 4, 8, e 16 bit (più raramente 32 bit). Quindi un chip di 512 Mbit di memoria può essere composto fino a 128M con celle a 4 bit, 64M con celle a 8 bit, oppure 32M con celle a 16 bit, le corrispondenti notazioni sono 128M * 4, 64M * 8, e 32M * 16. La prima cifra è chiamata depth (profondità ) di un chip di memoria ed è una quantità adimensionale, la seconda è chiamata width (ampiezza) ed è espressa in bit. Ciascun chip di memoria è caratterizzato da una densità (profondità * ampiezza) ed è organizzato in banchi (di solito 4 e più raramente 2). Quindi la densità indica la quantità di celle elementari memoria presenti in un chip e le linee dati in uscita (I/O) del chip, per esempio: • 64 Mbit * 8 significa che il chip di memoria è da 512 Mbit (densità ) e che in uscita vengono utilizzate linee dati di I/O con ampiezza di 8 bit ; • 32 Mbit * 16 significa che il chip di memoria è da 512 Mbit (come prima) e che in uscita vengono utilizzate linee dati di I/O con ampiezza di 16 bit; Se il chip è organizzato in 4 banchi avrò all'interno del chip 4 matrici di 128 Mbit ciascuna ovvero utilizzando gli stessi esempi di prima: • avrò 4 matrici di 8192 * 1024 * 16 • avrò 4 matrici di 8192 * 512 * 32 Dagli esempi fatti si nota che se l'uscita del chip è di n bit allora ogni elemento delle matrici di memoria conterrà 2 * n bit, questo è dovuto al fatto che l'architettura delle memorie DDR SDRAM utilizza un'architettura del tipo Double Data Rate (DDR appunto), che è essenzialmente un'architettura con un tipo d'interfaccia progettata per trasferire due data words per ogni ciclo di clock nei pin di I/O. In una memoria DDR SDRAM un singolo accesso in lettura/scrittura consiste effettivamente di un trasferimento interno al chip di un singolo dato che contiene 2n-bit per ciascun ciclo di clock, e corrisponde sui pin di I/O a due dati che contengono ciascuno n-bit, in cui ciascun dato viene trasferito ogni mezzo ciclo di clock (un dato viene trasferito sul fronte di salita del clock e un altro dato sul fronte di discesa). In altre parole con un unico ciclo di clock vengono accedute e rese disponibili due data words, mentre nelle vecchia memorie SDRAM con un ciclo di clock veniva acceduto e reso disponibile un solo data word, quindi in generale a parità di frequenza di clock la banda delle DDR SDRAM è doppia rispetto a quella delle normali SDRAM. L'organizzazione in banchi implica che avrò bisogno di ulteriori bit di indirizzo per indirizzare uno dei quattro banchi presenti in ciascun chip, che vengono chiamati segnali di Bank Address (BA). Per riassumere quanto detto si può considerare il seguente schema logico di un chip di memoria: Nella realtà le cose sono molto più complicate, però questo schema riassume i concetti principali che concorrono alla lettura/scrittura di valori all'interno di un chip di memoria. Sono presenti i seguenti elementi: 1) i segnali di indirizzamento: a) i segnali di Bank Address BA0 e BA1 che servono a indirizzare uno dei 4 banchi di memoria presenti all'interno del chip; b) i segnali di Address da A0 a A12 che consentono di indirizzare le celle di memoria all'interno di ciascun banco. 2) i segnali di controllo: a) CS (Chip Select) che serve a selezionare/deselezionare il chip di memoria; b) WE (Write Enabled) che serve ad abilitare/disabilitare la scrittura in questo chip di memoria; c) CAS (Columns Address Select) che è il segnale che precede gli indirizzi di colonna; d) RAS (Row Address Select) che è il segnale che precede gli indirizzi di riga. 3) DQ0-DQ7 che sono le linee di I/O del chip di memoria. L'organizzazione di un array di memoria SDRAM in banchi è stato introdotto principalmente per aumentare le performance, anzi per essere più precisi, per minimizzare le latenze del sistema. Infatti, il fatto di avere più banchi può consentire, per esempio, di accedere una riga in un banco mentre contemporaneamente si sta eseguendo un refresh un'altra riga in un altro banco. Oppure di organizzare i dati nella memoria in modo tale che il prossimo dato che sarà acceduto sarà nell'altro banco e nella riga di memoria che è stata appena refreshata ed è pronta per essere letta/scritta, risparmiando un ciclo di refresh (ricordiamo che tutte le operazioni di lettura/scrittura sono associate ad un ciclo di refresh). Questo metodo di accesso è detto bank interleaving. Per i più puristi e quelli più esperti riporto di seguito come nella realtà è l'architettura di un chip di memoria da 512 Mbit con densità 64 Mbit * 8: Lo schema è tratto da un data sheet di un chip di memoria commerciale di un noto produttore, chi vuole può divertirsi a capirlo in dettaglio. Comunque i concetti fondamentali sono quelli descritti nello schema semplificato prima presentato. 4. Granularità in un modulo di memoria Il concetto di granularità si riferisce al fatto che più chip di memoria con una qualsiasi densità possono essere collegati assieme in un layout di un PCB per formare un modulo di memoria di una capacità qualsiasi. Come già visto l'ampiezza di un chip è la capacità della sua interfaccia con il bus dati di I/O (un chip 64 Mbit * 8 ha ampiezza di 8 ovvero è capace a veicolare in I/O 8 bit alla volta). Considerando che i moderni controller di memoria hanno bus dati a 64 bit, bisogna assemblare assieme tanti chip di memoria tali che l'ampiezza totale veicolata in I/O corrisponda a quella dell'ampiezza del bus dati del controller. Quindi la composizione di un banco SDRAM di 64 bit richiede 16 chip con ampiezza * 4, 8 chip con ampiezza * 8, 4 chip con ampiezza * 16 cioè viene fatta riempiendo il bus dati del controller. Il rimanente parametro di capacità che è la profondità viene utilizzato per determinare la capacità totale del modulo fisico di memoria SDRAM. Per esempio un tipico modulo di 1GB di SDR/DDR/DDR2 SDRAM ha profondità di 1GB * 8 (bit/byte) / 64 bits = 128M. Quindi in questo caso il modulo è denotato come 128M * 64. C'è da dire che in un banco fisico di memoria posso ottenere la stessa capacità utilizzando chip che hanno profondità che è la metà di quella massima utilizzabile, così per esempio posso ottenere un modulo di 1GB utilizzando 8 chip 64M * 16 oppure utilizzando 16 chip 64M * 8. Nel primo caso si parla di memoria singl-bank (o single-rank), nel secondo caso di memoria dual-bank (o dual-rank). Le memorie dual-bank sono rappresentate con configurazioni che utilizzano 16 chip con ampiezza * 8, docve il primo banco è formato dai primi otto chip nel lato frontale del modulo e gli altri otto chip nel lato posteriore nel modulo di memoria. Naturalmente i moduli di memoria dual-bank di solito hanno maggiori latenze di accesso rispetto a quelli single-bank. Per i più esperti di seguito viene riportato un diagramma funzionale a blocchi di un layout PCB standard, preso da un datasheet di un noto costruttore, che rende l'idea di come i chip di memoria a 66 pin vengono collegati assieme per ottenere un modulo di memoria DDR SDRAM da 1 GB unbuffered a 184 pin: Notate come le linee dati di I/O sono 64 e il segnale di chip select consente di selezionare 8 banchi per volta.
  2. Perfetto, mi chiedevo proprio quali fossero gli alpha timings da utilizzare con le mie Ballistix 3200. In particolare mi interesserebbe sapere quali timings (apha e non) utilizzare quando il FSB supera i 270 (esempio, 275, 278, 280. ecc fino a 300 o 306 più o meno). Attualmente sono a 278Mhz (in sincrono con l'X2 3800+ @ 2780Mhz vcore def) con 2.5 - 3 - 3 - 6 gli alpha sono settati manualmente nel modo seguente: trc: 8 trfc: 15 trrd: 3 trwt: 3 twr: 3 twtr: 2 twcl: 1 tref: 3120 cycles DQS skew control: off DRAM skew value: 0 Digital Locked Loop: Enabled Max Async latency: 8 ns Read Preamble: 5.5 ns DRAM Drive Strength: Weak DRAM Data Drive Strength: L1(reduce 50%) Idle Cycle Limit: 16 cycles 32 Byte granularity: Disabled(8bursts) Dynamic counter: Disabled R/W queque bypass: 16 x Bypass max: 07 x Altre opzioni attive: Disable Jitter Memory clock 0,1,2, e 3 attivate Opzioni NON attive: Odd Divisor correct Passiamo ai voltaggi: 2,8v con l'opzione +0.3v if it's not 3.2v (da bios dfi) abilitata attualmente sono RS, con WinXp (SP2) ottimizzato, la cpu supera il classico test di orthos e le ram ho provato a tenerele per più di 40 minuti sotto memtest, il risultato è stato che non ho avuto alcun errore. c'è qualcosa che potrei cambiare o dare in atumatico piuttosto che settarla manualmente?
  3. La disponibilità di piattaforme chipset sempre più tolleranti all'overclock spinto sta portando vari produttori di memorie a presentare soluzioni DDR2 certificate per operare a frequenze fortemente fuori specifica. Nelle scorse settimane Corsair e OCZ hanno presentato le proprie proposte, mentre ora è il turno della taiwanese Geil. PC9280 DDR2 1160 Plus: questo il nome dei nuovi moduli memoria ad elevata prestazioni che Geil ha sviluppato. Si tratta di memorie tradizionali dal punto di vista estetico, in quanto utilizzano un semplice dissipatore passivo posto a coprire i chip memoria; a caratterizzare questa soluzione troviamo la frequenza di clock massima certificata, pari a 1.160 MHz, e i timings memoria, di 4-4-4-12 sempre alla frequenza massima. Si tratta di valori molto spinti, allineati a quelli delle più recenti soluzioni Dominator di Corsair. Queste le specifiche tecniche di questo nuovo prodotto: Available in 1GB & 2GB Dual Channel KIT GeIL OC Certified FBGA 64Mx8 DDR2 Chips 240 pin, Non-ECC, Un-buffered DIMM Metallic-orange Aluminum Heat Spreader Retail Package Lifetime Warranty Working Voltage 2.45V Trattandosi di memorie specificamente pensate per l'overclocking, è interessante segnalare come Geil testi i moduli: questo avviene con una scheda madre Asus P5B-Deluxe Bios version 0711 (INTEL 965), un processore Intel Core 2 Duo E6300 e un alimentatore da 650 Watt. Al momento attuale non si hanno informazioni circa disponibilità e costi! Ciao;)
  4. Ho ripreso il titolo da un thread trovato su XS (P5B Deluxe timings 4-4-4 > 4-4-3 > 3-3-3 ? - XtremeSystems Forums) che mi pare abbastanza interessante, sul fatto che in generale lavorare con timings più bassi non significa avere migliori prestazioni. Anzi sembrerebbe che impostando sulle memorie i timings 4-4-4-4 si ottengano migliori prestazioni (a parità del resto) di quelle ottenibili con timings 4-4-4-3 e 3-3-3-3. Quanto detto vale sulla P5B Deluxe e non so se si possa estendere a tutte le motherboard con chipset 965. A tal proposito invito, chi abbia tempo e voglia, di fare delle prove analoghe con delle motherboard sempre basate su chipset 965 ma diverse dalla P5B Deluxe e di postare i risultati, per vedere se il ragionamento si possa estsendere al chipset 965. Io ho provato sulla P5D Deluxe e confermo quanto riportato nel thread segnalato. Ciao, Vincenzo
  5. Vi segnalo questa splendida guida sul uso di questo ottimo programma. Hardware Upgrade Forum - Una guida per memset e timings nascosti per chipset 975 e affini Buona lettura! Ciao;)
  6. Sembrerebbe che sia veramente inutile spendere soldi su moduli di memoria con bassi timings/latenze quando si vogliono utilizzare architetture con processori Conroe. Infatti sembra che l'architettura del Conroe sia stata ottimizzata per ridurre al massimo gli accessi in memoria, e quindi la differenza tra i differenti kit di memoria si è appiattita. Maggiori dettagli sull'articolo seguente: http://www.bit-tech.net/hardware/2006/07/18/core_2_duo_memory_timings/1.html
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